Вікторина, пов’язана з посібником · Середній Рівень

AI in Chip Floorplanning and Design Quist

Досліджуйте вивчене розміщення чіпа за допомогою графіків списку з’єднань, послідовних макросів, проксі-цілей, розміщення стандартних комірок, здійсненності та арифметики HPWL.

Пов'язані напрямні шляхиШІ в плануванні поверхів і дизайні
Питання 1 з 8

What physical decision does chip floorplanning or placement make?

Перегляньте кожне запитання8 запитання

Відповіді та пояснення з’являються під час виконання тесту.

  1. What physical decision does chip floorplanning or placement make?
    • Only the chip’s retail selling price
    • Only its package color
    • Only the company name on the box
    • Where circuit components occupy locations on the chip canvas
  2. How should the cited paper’s report of competitive floorplans produced in hours be interpreted?
    • As a result for its studied setup, netlists and comparisons
    • As proof that every chip can be fully signed off in the same time
    • As a guarantee of global optimality for all circuits
    • As an architecture-independent law about every design tool
  3. Як штучний інтелект створює проблему розміщення?
    • Як одноразова здогадка
    • Як послідовне рішення: розмістіть один блок, спостерігайте, а потім розмістіть наступний
    • Як рецепт приготування
    • Як сортування електронної таблиці
  4. Що таке «список мереж», з якого навчається графова нейронна мережа?
    • Список мережевих паролів
    • Дизайн рибальської мережі
    • Графік компонентів і способи їх з’єднання
    • Таблиця маршрутизації Інтернету
  5. Which fast objective signals are documented by the cited Circuit Training project?
    • Proxy wirelength, congestion and density
    • A proof of all manufacturing and timing requirements
    • Only the product’s market price
    • Only a mandatory social-media popularity score
  6. In Google’s cited 2020 method description, what places standard-cell clusters after the RL macro placements?
    • Only an unchanged alphabetical component sort
    • Only a user-interface screenshot
    • A guarantee that no standard cells remain
    • A force-directed procedure
  7. For pins at (0,0),(4,0),(4,3), what is the half-perimeter wirelength estimate in coordinate units?
    • 14
    • 12
    • 7
    • 4
  8. What does the documented can_place_node check evaluate for a proposed grid location?
    • Whether the entire chip is globally optimal
    • Whether the node can be placed there under relevant location constraints
    • Whether every final routed timing path passes signoff
    • Whether the model’s prediction is a factual-confidence probability