Was ist passiert?
Cadence hat eine erweiterte Partnerschaft mit TSMC angekündigt, um fortschrittliche Designfunktionen für KI- und High-Performance-Computing-Chips (HPC) bereitzustellen. Die Zusammenarbeit umfasst die Zertifizierung der digitalen, Signoff- und benutzerdefinierten/analogen Designtools von Cadence für die A14- und A16-Prozesstechnologien von TSMC. Darüber hinaus ermöglichen die Unternehmen Agenten-KI-Chip-Design-Flows und erweiterte Unterstützung für die 3DFabric-Technologie von TSMC, die die Integration von Hunderten von Chiplets in Systeme im Wafer-Maßstab ermöglicht.
Der digitale Full-Flow von Cadence, einschließlich des Innovus Implementation System und des Cerebrus Intelligent Chip Explorer, ist jetzt für die A16- und A14-Prozesse von TSMC zertifiziert. Für benutzerdefiniertes und analoges Design unterstützt die Virtuoso Studio-Suite jetzt die automatisierte Designmigration zu diesen Knoten, wodurch laut Cadence Design-Iterationen um das bis zu 2,5-fache reduziert werden können.
Im IP-Bereich hat Cadence UCIe-64G für den A14-Prozess abgeschafft, LPDDR6 IP befindet sich derzeit in der Entwicklung. Für den N2P-Prozess hat Cadence seine analogen, digitalen und Signoff-Flows zertifiziert, wobei DDR5, LPDDR5 und PCIe 6.0 IP bereits aufgeklebt sind.
Die Partnerschaft erstreckt sich auch auf fortschrittliche Verpackungen und unterstützt insbesondere den SoW-X-Designablauf (System-on-Wafer) von TSMC. Dies ermöglicht den Entwurf von Systemen mit Hunderten von Chiplets und Millionen von Bumps unter Nutzung der Integrity 3D-IC-Plattform für die Systemplanung. Darüber hinaus haben die Unternehmen die Integration von TSMC-COUPE (Compact Universal Photonic Engine) mit Cadences 224G SerDes IP ermöglicht, um Konnektivität mit hoher Bandbreite zu unterstützen.
Warum es wichtig ist
Diese Partnerschaft ist für die Halbleiterindustrie von entscheidender Bedeutung, da sie sich direkt mit der zunehmenden Komplexität des Entwurfs von KI-Beschleunigern und Hyperscale-Systemen befasst. Durch die Zertifizierung von Designtools für die fortschrittlichsten Knoten von TSMC (A14, A16, N2P) stellt Cadence Chipdesignern die notwendige Infrastruktur zur Verfügung, um die Leistungs-, Leistungs- und Flächenmetriken (PPA) zu verbessern. Die Integration von Agenten-KI-Designabläufen und fortschrittlicher 3D-IC-Packaging-Unterstützung trägt dazu bei, Entwicklungszyklen zu verkürzen und Terminrisiken für Unternehmen zu reduzieren, die die nächste Generation von KI-Hardware entwickeln. Da KI-Modelle immer größer werden und mehr Rechenleistung erfordern, wird die Fähigkeit, komplexe Multi-Chiplet-Systeme effizient zu entwerfen und herzustellen, zu einem Hauptengpass, den diese Zusammenarbeit lösen soll.
Die Halbleiterindustrie steht derzeit vor einer „Komplexitätswand“, bei der das Design KI-spezifischer Chips die Verwaltung von Milliarden von Transistoren und komplizierten 3D-IC-Architekturen erfordert. Durch die Bereitstellung siliziumerprobter IP und zertifizierter Designabläufe reduziert Cadence das „Zeitplanrisiko“ für Unternehmen wie Global Unichip Corp. (GUC), die auf diese Tools angewiesen sind, um kundenspezifische Siliziumsysteme für Hyperscale-Systeme bereitzustellen. Die Verlagerung hin zu Agenten-KI-Designabläufen stellt einen Schritt hin zur Automatisierung der arbeitsintensivsten Teile des Chip-Designprozesses dar und ermöglicht es Ingenieuren möglicherweise, sich auf Architekturentscheidungen auf höherer Ebene zu konzentrieren. Diese Zusammenarbeit stellt sicher, dass die grundlegenden Softwaretools mit der schnellen Entwicklung der Fertigungsknoten von TSMC Schritt halten, was für die Aufrechterhaltung des Leistungsverlaufs der KI-Infrastruktur von entscheidender Bedeutung ist.
Interaktiver Mechanismus: Wie es tatsächlich funktioniert
Entdecken Sie interaktiv die zugrunde liegende Technologie, die dieser Entwicklung zugrunde liegt.
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Was Sie als nächstes sehen sollten
Branchenbeobachter sollten die Verfügbarkeit von Artisan Foundation IP und Mixed-Signal-IP für den A14-Prozess im vierten Quartal 2026 überwachen, da diese für Entwickler, die ihre Designzyklen beginnen, von entscheidender Bedeutung sind. Darüber hinaus wird die Akzeptanzrate der neu zertifizierten Agenten-KI-Designabläufe bei großen Halbleiterherstellern ein wichtiger Indikator dafür sein, wie schnell diese Tools Design-Iterationen reduzieren und die Markteinführungszeit für KI-spezifisches Silizium verkürzen können. Die Leistung der Integration der photonischen Engine TSMC-COUPE mit Cadences 224G SerDes IP in realen HPC-Anwendungen bleibt ein wichtiger technischer Meilenstein, den es zu verfolgen gilt.
Die primäre Unbekannte bleibt die konkrete Leistungssteigerung, die einzelne Kunden beim Übergang zu den A14- und A16-Knoten mithilfe dieser neuen Abläufe erzielen werden, da die tatsächlichen Ergebnisse oft von den theoretischen Benchmarks abweichen. Darüber hinaus hat Cadence zwar die Entwicklung verschiedener IP-Blöcke angekündigt, die tatsächliche Ausbeute und Stabilität dieser Komponenten in der frühen Produktionsphase wird jedoch entscheidend für den Erfolg der ersten Welle von A14-basierten KI-Chips sein. Der Markt wird auch beobachten, wie Wettbewerber auf die Integration von Agenten-KI-Abläufen reagieren, da dies einen neuen Standard für die Designautomatisierung im Halbleitersektor setzen könnte.