芯片布局规划和设计中的人工智能
人工智能可以自动在微芯片上放置组件，这是一个众所周知的难题，它决定了芯片的速度、功率和尺寸。
概述
It matters because faster, cheaper chip design feeds the entire AI and electronics industry, including the chips that run AI itself.
深入探讨
布局规划决定在芯片表面上放置许多块（存储器、逻辑、I/O）的位置，以最大限度地减少电线长度、功耗和热量，同时满足时序限制。可能的排列数量比宇宙中的原子数量还多，人类工程师传统上要花费数周的时间来调整布局。 2021 年，Google 在《自然》杂志上发表了一篇文章，描述了一种强化学习方法，该方法可以在数小时内生成与人造芯片相当或更好的芯片布局图，并用于设计 Google 的 TPU 加速器。系统将放置视为一种顺序决策：放置一个块，观察部分布局，然后放置下一个。人工智能还通过 Synopsys 和 Cadence 等公司的工具为早期和后期阶段提供帮助，从逻辑综合到验证和检测设计规则违规。
技术洞察
Google 的方法将芯片画布视为一块板，并使用强化学习代理，一次放置一个宏块，并以结合线长度、拥塞和密度的奖励为指导。图神经网络学习网表的嵌入、组件图及其连接，因此该策略可以推广到以前从未见过的芯片，传递学到的直觉，而不是从头开始每个设计。
战略影响
构建选择
应用级设计决定了人工智能是否能改善实际结果。
团队与工作流程
良好的工作流程集成可以创造用户值得信赖的生产力收益。
风险与安全
范围明确的用例可以减少变更疲劳和实施风险。
人工智能在芯片布局规划和设计中的未来
人工智能驱动的设计工具正在成为电子设计自动化的标准，Synopsys DSO.ai 和 Cadence Cerebrus 已经优化了实际生产芯片。期望端到端自动化能够压缩数月的设计周期，并让较小的团队流片出有竞争力的芯片。当人工智能设计出训练更大人工智能模型的加速器时，就会出现一个自我改进的循环。关于人工智能方法在多大程度上击败了经典算法，推动该领域走向严格、可重复的基准的争论仍在继续。
现实世界的实施
Google 使用强化学习为其 TPU AI 加速器芯片生成布局规划，如其 2021 年《自然》论文中所述。
Synopsys DSO.ai 可以自主搜索设计空间，并已被三星等芯片制造商用来优化功耗和性能。
Cadence Cerebrus 应用机器学习来自动化和改进数字芯片实施流程。
人工智能工具会标记违反设计规则的行为，并及早预测布线拥塞，从而减少昂贵的后期重新设计。
风险与防护栏
将损坏的流程自动化可能会加剧现有问题。
团队可能会过度自动化并消除所需的人工判断。
如果不持续评估输出，质量可能会出现偏差。
实施路线图
绘制当前工作流程并确定摩擦最大的步骤。
在完全自动化之前定义人工检查点。
对用户进行提示、升级路径和质量标准方面的培训。
跟踪任务级结果以确认持续价值。
不断探索
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常见问题
What is AI in Chip Floorplanning and Design?
人工智能可以自动在微芯片上放置组件，这是一个众所周知的难题，它决定了芯片的速度、功率和尺寸。这很重要，因为更快、更便宜的芯片设计可以满足整个人工智能和电子行业的需求，包括运行人工智能本身的芯片。
芯片布局规划决定什么？
布局规划放置芯片的功能块，以在满足时序要求的同时最大限度地减少电线长度、功耗和热量。
在 Google 的 2021 年《自然》论文中，人工智能需要多长时间才能生成有竞争力的平面图？
强化学习系统在数小时内生成的平面图与人类耗时数周的设计相当或更好。
AI如何构建布局问题？
代理一次放置一个宏块，在每次新放置之前观察部分布局，就像棋盘游戏中的移动一样。
图神经网络学习的“网表”是什么？
网表描述了组件及其互连； GNN 对其进行编码，以便该策略可以推广到新芯片。
哪些产品将AI芯片设计推向商用？
DSO.ai 和 Cerebrus 是人工智能驱动的电子设计自动化工具，用于优化实际生产芯片。