晶片佈局規劃與設計中的人工智慧
人工智慧可以自動在微晶片上放置組件，這是一個眾所周知的難題，它決定了晶片的速度、功率和尺寸。
概述
It matters because faster, cheaper chip design feeds the entire AI and electronics industry, including the chips that run AI itself.
深入探討
佈局規劃決定在晶片表面上放置許多塊（記憶體、邏輯、I/O）的位置，以最大限度地減少電線長度、功耗和熱量，同時滿足時序限制。可能的排列數量比宇宙中的原子數量還多，人類工程師傳統上要花費數週的時間來調整佈局。 2021 年，Google 在《自然》雜誌上發表了一篇文章，描述了一種強化學習方法，該方法可以在數小時內生成與人造晶片相當或更好的晶片佈局圖，並用於設計 Google 的 TPU 加速器。系統將放置視為一種順序決策：放置一個區塊，觀察部分佈局，然後放置下一個。人工智慧也透過 Synopsys 和 Cadence 等公司的工具為早期和後期階段提供協助，從邏輯綜合到驗證和偵測設計規則違規。
技術洞察
Google 的方法將晶片畫布視為一塊板，並使用強化學習代理，一次放置一個宏塊，並以結合線長度、擁塞和密度的獎勵為指導。圖神經網路學習網表的嵌入、組件圖及其連接，因此該策略可以推廣到以前從未見過的晶片，傳遞學到的直覺，而不是從頭開始每個設計。
戰略影響
配裝選擇
應用級設計決定了人工智慧是否能改善實際結果。
團隊與工作流程
良好的工作流程整合可以創造使用者值得信賴的生產力效益。
風險與安全
範圍明確的用例可以減少變更疲勞和實施風險。
人工智慧在晶片佈局規劃與設計的未來
人工智慧驅動的設計工具正在成為電子設計自動化的標準，Synopsys DSO.ai 和 Cadence Cerebrus 已經優化了實際生產晶片。期望端到端自動化能夠壓縮數月的設計週期，並讓較小的團隊流片出有競爭力的晶片。當人工智慧設計出訓練更大人工智慧模式的加速器時，就會出現一個自我改進的循環。關於人工智慧方法在多大程度上擊敗了經典演算法，推動該領域走向嚴格、可重複的基準的爭論仍在繼續。
現實世界的實施
Google 使用強化學習為其 TPU AI 加速器晶片生成佈局規劃，如其 2021 年《自然》論文中所述。
Synopsys DSO.ai 可以自主搜尋設計空間，並已被三星等晶片製造商用來優化功耗和效能。
Cadence Cerebrus 應用機器學習來自動化和改進數位晶片實施流程。
人工智慧工具會標記違反設計規則的行為，並及早預測佈線擁塞，從而減少昂貴的後期重新設計。
風險與防護欄
將損壞的流程自動化可能會加劇現有問題。
團隊可能會過度自動化並消除所需的人工判斷。
如果不持續評估輸出，品質可能會出現偏差。
實施路線圖
繪製目前工作流程並確定摩擦最大的步驟。
在完全自動化之前定義人工檢查點。
對使用者進行提示、升級路徑和品質標準的訓練。
追蹤任務級結果以確認持續價值。
不斷探索
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常見問題
What is AI in Chip Floorplanning and Design?
人工智慧可以自動在微晶片上放置組件，這是一個眾所周知的難題，它決定了晶片的速度、功率和尺寸。這很重要，因為更快、更便宜的晶片設計可以滿足整個人工智慧和電子行業的需求，包括運行人工智慧本身的晶片。
晶片佈局規劃決定什麼？
佈局規劃放置晶片的功能塊，以在滿足時序要求的同時最大限度地減少電線長度、功耗和熱量。
在 Google 的 2021 年《自然》論文中，人工智慧需要多長時間才能產生有競爭力的平面圖？
強化學習系統在數小時內產生的平面圖與人類耗時數週的設計相當或更好。
AI如何建構佈局問題？
代理一次放置一個巨集塊，在每次新放置之前觀察部分佈局，就像棋盤遊戲中的移動一樣。
圖神經網路學習的「網表」是什麼？
網表描述了組件及其互連； GNN 對其進行編碼，以便該策略可以推廣到新晶片。
哪些產品將AI晶片設計推向商用？
DSO.ai 和 Cerebrus 是人工智慧驅動的電子設計自動化工具，用於優化實際生產晶片。