Cuestionario vinculado a una guía · Medio Nivel

Prueba de diseño y planificación de pisos de IA en chips

Explore la ubicación de chips aprendida, con gráficos de lista de redes, macros secuenciales, objetivos de proxy, ubicación de celdas estándar, viabilidad y aritmética HPWL.

Rutas de guía relacionadasAI en planificación y diseño de chips
Pregunta 1 de 8

What physical decision does chip floorplanning or placement make?

Vista previa de cada pregunta8 preguntas

Las respuestas y explicaciones aparecen a medida que realiza el cuestionario.

  1. What physical decision does chip floorplanning or placement make?
    • Only the chip’s retail selling price
    • Only its package color
    • Only the company name on the box
    • Where circuit components occupy locations on the chip canvas
  2. How should the cited paper’s report of competitive floorplans produced in hours be interpreted?
    • As a result for its studied setup, netlists and comparisons
    • As proof that every chip can be fully signed off in the same time
    • As a guarantee of global optimality for all circuits
    • As an architecture-independent law about every design tool
  3. ¿Cómo plantea la IA el problema de la ubicación?
    • Como una suposición única
    • Como decisión secuencial: colocar un bloque, observar y luego colocar el siguiente.
    • Como receta de cocina
    • Como una hoja de cálculo
  4. ¿Cuál es la 'lista de redes' de la que aprende una red neuronal gráfica?
    • Una lista de contraseñas de red
    • Un diseño de red de pesca.
    • La gráfica de componentes y cómo están conectados.
    • La tabla de enrutamiento de Internet
  5. Which fast objective signals are documented by the cited Circuit Training project?
    • Proxy wirelength, congestion and density
    • A proof of all manufacturing and timing requirements
    • Only the product’s market price
    • Only a mandatory social-media popularity score
  6. In Google’s cited 2020 method description, what places standard-cell clusters after the RL macro placements?
    • Only an unchanged alphabetical component sort
    • Only a user-interface screenshot
    • A guarantee that no standard cells remain
    • A force-directed procedure
  7. For pins at (0,0),(4,0),(4,3), what is the half-perimeter wirelength estimate in coordinate units?
    • 14
    • 12
    • 7
    • 4
  8. What does the documented can_place_node check evaluate for a proposed grid location?
    • Whether the entire chip is globally optimal
    • Whether the node can be placed there under relevant location constraints
    • Whether every final routed timing path passes signoff
    • Whether the model’s prediction is a factual-confidence probability