Quiz lié à un guide · Moyen Niveau

L'IA dans le quiz sur la planification et la conception des puces

Explorez le placement des puces appris, avec des graphiques de netlist, des macros séquentielles, des objectifs proxy, le placement de cellules standard, la faisabilité et l'arithmétique HPWL.

Chemins de guidage associésL'IA dans la planification et la conception des puces
Question 1 de 8

What physical decision does chip floorplanning or placement make?

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Les réponses et les explications apparaissent au fur et à mesure que vous répondez au quiz.

  1. What physical decision does chip floorplanning or placement make?
    • Only the chip’s retail selling price
    • Only its package color
    • Only the company name on the box
    • Where circuit components occupy locations on the chip canvas
  2. How should the cited paper’s report of competitive floorplans produced in hours be interpreted?
    • As a result for its studied setup, netlists and comparisons
    • As proof that every chip can be fully signed off in the same time
    • As a guarantee of global optimality for all circuits
    • As an architecture-independent law about every design tool
  3. Comment l’IA cadre-t-elle le problème de placement ?
    • Comme une seule supposition
    • Comme décision séquentielle : placez un bloc, observez, puis placez le suivant
    • Comme recette de cuisine
    • En tant que tri de feuille de calcul
  4. Quelle est la « netlist » à partir de laquelle un réseau neuronal graphique apprend ?
    • Une liste de mots de passe réseau
    • Un design de filet de pêche
    • Le graphique des composants et comment ils sont connectés
    • La table de routage Internet
  5. Which fast objective signals are documented by the cited Circuit Training project?
    • Proxy wirelength, congestion and density
    • A proof of all manufacturing and timing requirements
    • Only the product’s market price
    • Only a mandatory social-media popularity score
  6. In Google’s cited 2020 method description, what places standard-cell clusters after the RL macro placements?
    • Only an unchanged alphabetical component sort
    • Only a user-interface screenshot
    • A guarantee that no standard cells remain
    • A force-directed procedure
  7. For pins at (0,0),(4,0),(4,3), what is the half-perimeter wirelength estimate in coordinate units?
    • 14
    • 12
    • 7
    • 4
  8. What does the documented can_place_node check evaluate for a proposed grid location?
    • Whether the entire chip is globally optimal
    • Whether the node can be placed there under relevant location constraints
    • Whether every final routed timing path passes signoff
    • Whether the model’s prediction is a factual-confidence probability