Que s'est-il passé
Cadence a annoncé un partenariat élargi avec TSMC pour fournir des capacités de conception avancées pour les puces d'IA et de calcul haute performance (HPC). La collaboration comprend la certification des outils de conception numérique, d'approbation et personnalisés/analogiques de Cadence pour les technologies de processus A14 et A16 de TSMC. De plus, les sociétés permettent des flux de conception de puces d'IA agentiques et une prise en charge étendue de la technologie 3DFabric de TSMC, qui permet l'intégration de centaines de chipsets dans des systèmes à l'échelle d'une tranche.
Le flux complet numérique de Cadence, y compris le système de mise en œuvre Innovus et Cerebrus Intelligent Chip Explorer, est désormais certifié pour les processus A16 et A14 de TSMC. Pour la conception personnalisée et analogique, la suite Virtuoso Studio prend désormais en charge la migration automatisée de la conception vers ces nœuds, ce qui, selon Cadence, peut réduire les itérations de conception jusqu'à 2,5 fois.
Sur le plan IP, Cadence a enregistré UCIe-64G sur le processus A14, avec LPDDR6 IP actuellement en développement. Pour le processus N2P, Cadence a certifié ses flux analogiques, numériques et de signature, avec des IP DDR5, LPDDR5 et PCIe 6.0 déjà enregistrées.
Le partenariat s’étend également aux emballages avancés, prenant spécifiquement en charge le flux de conception SoW-X (System-on-Wafer) de TSMC. Cela permet la conception de systèmes avec des centaines de chipsets et des millions de bosses, en utilisant la plateforme Integrity 3D-IC pour la planification du système. De plus, les sociétés ont permis l'intégration de TSMC-COUPE (Compact Universal Photonic Engine) avec l'IP SerDes 224G de Cadence pour prendre en charge la connectivité à large bande passante.
Détails de la source: hpcwire.com ↗
Pourquoi c'est important
Ce partenariat est essentiel pour l’industrie des semi-conducteurs car il répond directement à la complexité croissante de la conception d’accélérateurs d’IA et de systèmes hyperscale. En certifiant les outils de conception pour les nœuds les plus avancés de TSMC (A14, A16, N2P), Cadence fournit aux concepteurs de puces l'infrastructure nécessaire pour améliorer les mesures de puissance, de performances et de surface (PPA). L'intégration des flux de conception d'IA agentique et de la prise en charge avancée du packaging 3D-IC permet de réduire les cycles de développement et de planifier les risques pour les entreprises qui construisent la prochaine génération de matériel d'IA. À mesure que la taille des modèles d’IA augmente et qu’ils exigent davantage de calcul, la capacité de concevoir et de fabriquer efficacement des systèmes complexes à puces multiples devient le principal goulot d’étranglement que cette collaboration vise à résoudre.
L'industrie des semi-conducteurs est actuellement confrontée à un « mur de complexité » dans lequel la conception de puces spécifiques à l'IA nécessite la gestion de milliards de transistors et d'architectures 3D-IC complexes. En fournissant une propriété intellectuelle éprouvée sur silicium et des flux de conception certifiés, Cadence réduit le « risque de calendrier » pour des entreprises comme Global Unichip Corp. (GUC), qui s'appuient sur ces outils pour fournir du silicium personnalisé pour les systèmes hyperscale. L’évolution vers des flux de conception d’IA agentique représente une évolution vers l’automatisation des parties les plus exigeantes en main-d’œuvre du processus de conception de puces, permettant potentiellement aux ingénieurs de se concentrer sur des décisions architecturales de plus haut niveau. Cette collaboration garantit que les outils logiciels fondamentaux suivent le rythme de l’évolution rapide des nœuds de fabrication de TSMC, ce qui est essentiel pour maintenir la trajectoire de performances de l’infrastructure d’IA.
Mécanisme interactif : comment cela fonctionne réellement
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Que regarder ensuite
Les observateurs de l'industrie devraient surveiller la disponibilité au quatrième trimestre 2026 de l'IP Artisan Foundation et de l'IP à signaux mixtes pour le processus A14, car ceux-ci sont essentiels pour les développeurs qui commencent leurs cycles de conception. En outre, le taux d'adoption des flux de conception d'IA agentique nouvellement certifiés par les principaux fabricants de semi-conducteurs sera un indicateur clé de la rapidité avec laquelle ces outils peuvent réduire les itérations de conception et améliorer les délais de mise sur le marché du silicium spécifique à l'IA. Les performances de l’intégration du moteur photonique TSMC-COUPE avec l’IP SerDes 224G de Cadence dans les applications HPC réelles restent une étape technique importante à suivre.
La principale inconnue reste les gains de performances spécifiques que les clients individuels réaliseront lors de la transition vers les nœuds A14 et A16 à l'aide de ces nouveaux flux, car les résultats réels diffèrent souvent des références théoriques. De plus, bien que Cadence ait annoncé le développement de divers blocs IP, le rendement et la stabilité réels de ces composants lors des premiers stades de production seront essentiels au succès de la première vague de puces IA basées sur A14. Le marché surveillera également la réaction des concurrents à l’intégration des flux d’IA agentique, car cela pourrait établir une nouvelle norme en matière d’automatisation de la conception dans le secteur des semi-conducteurs.